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臺積電稱2nm工藝有重大改進 GAA晶體管將提高SRAM密度

發(fā)布時間：2024-12-23 02:46:20 來源：下愚不移網(wǎng) 作者：焦點

去年有報道稱，臺積提高SRAM單元在臺積電3nm制程節(jié)點上，電稱大改與5nm制程節(jié)點基本沒有分別。工藝管這一消息也印證了過去的有重傳言，即臺積電（TSMC）在3nm制程節(jié)點遇到SRAM單元縮減放緩的進G晶體問題，采用N3B和N5工藝的密度SRAM位單元大小分別為0.0199μm2和0.021μm2，僅縮小了約5%，臺積提高而N3E工藝更糟糕，電稱大改基本維持在0.021μm2，工藝管這意味著幾乎沒有縮減。有重

據(jù)報道，進G晶體隨著新一代2nm制程節(jié)點的密度到來，SRAM單元縮減問題似乎看到了曙光。臺積提高與3nm制程節(jié)點不同，電稱大改臺積電在2nm制程節(jié)點將引入GAA晶體管架構，工藝管有望顯著降低功耗，提高性能和晶體管密度，帶來質(zhì)的改變。臺積電將在今年12月的IEDM會議上發(fā)表的一篇論文，提到了2nm制程節(jié)點將HD SRAM位單元尺寸縮小到約0.0175μm2。

這將是一個重大的突破，近年來SRAM單元的擴展已經(jīng)變得相當困難，而通過N2工藝，臺積電最終縮減了HD SRAM位單元尺寸，從而提高了SRAM密度。按照目前的情況來看，GAA晶體管架構似乎是HD SRAM位單元尺寸縮小的主要推動力。

要知道現(xiàn)代的CPU、GPU和SoC設計都非常依賴于SRAM密度，需要大容量緩存來有效地提升處理大批量數(shù)據(jù)的能力。從內(nèi)存訪問數(shù)據(jù)既消耗性能又耗電，因此充足的SRAM對于優(yōu)化性能至關重要。展望未來，對高速緩存和SRAM的需求將持續(xù)增長，因此臺積電在SRAM單元尺寸方面的成就顯得非常重要。

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