在2nn工藝制程的臺積決戰(zhàn)上，臺積電又一次跑到了前面。電拿定性

12月6日，下決據(jù)中國臺灣媒體《經(jīng)濟(jì)日報》報道，戰(zhàn)役臺積電已在新竹縣的臺積寶山工廠完成2nm制程晶圓的試生產(chǎn)工作。據(jù)悉，電拿定性此次試生產(chǎn)的下決良品率高達(dá)60%，大幅超越了公司內(nèi)部的戰(zhàn)役預(yù)期目標(biāo)。

值得一提的臺積是，按照臺積電董事長魏哲家曾在三季度法說會上的電拿定性表態(tài)，2nm制程的下決市場需求巨大，客戶訂單未來可能會多于3nm制程。戰(zhàn)役

從目前已知信息來看，臺積臺積電已經(jīng)規(guī)劃了新竹、電拿定性高雄兩地的下決至少四座工廠用于2nm制程的生產(chǎn)，在滿產(chǎn)狀態(tài)下，四座工廠在2026年年初的2nm總產(chǎn)能將達(dá)12萬片晶圓。

在三星工藝開發(fā)受挫，英特爾代工業(yè)務(wù)前途未卜的背景下，臺積電在芯片代工行業(yè)中，已經(jīng)取得壓倒性優(yōu)勢。

01路線押對了

自芯片代工行業(yè)進(jìn)入先進(jìn)制程后，2nm的節(jié)點就被普遍認(rèn)為是“決戰(zhàn)節(jié)點”。

它的特殊性在于，過去各家早已得心應(yīng)手的“FinFET架構(gòu)”在這個尺度下已經(jīng)開始失效，CMOS器件與生俱來的“短溝道效應(yīng)”又一次被暴露出來。

這里需要補充一個知識點：我們常說的14nm、7nm工藝節(jié)點實際指的是晶體管導(dǎo)電溝道的長度（由于溝道長度不容易被觀測，業(yè)界通常用更加直觀且接近的柵極長度代指工藝節(jié)點）。

CMOS器件功能越復(fù)雜，晶體管的密度就會越大，這就必然需要溝道長度越來越小?？蓡栴}是，隨著溝道長度的縮短，溝道管中的源極和漏極的距離也會越來越短，因此柵極很難再保證對溝道的控制能力，也意味著柵極電壓夾斷溝道的難度變大，即產(chǎn)生短溝道效應(yīng)，從而出現(xiàn)嚴(yán)重的電流泄露。

為了解決這個問題，華人科學(xué)家胡正明在1999年提出了“鰭式場效應(yīng)晶體管”架構(gòu)，也就是FinFET。在這個結(jié)構(gòu)中，柵門被設(shè)計成了類似魚鰭狀的3D結(jié)構(gòu)，能夠讓晶體管溝道長度減少的同時，大幅減少電流泄露的問題。

FinFET架構(gòu)的出現(xiàn)，讓摩爾定律被續(xù)命將近20年，直到進(jìn)入5nm工藝制程后，該架構(gòu)也開始逐漸失效。

由此，GAAFET架構(gòu)又被提出來。與前者相比，GAAFET架構(gòu)相當(dāng)于將柵極的鰭片旋轉(zhuǎn)90°，然后再在垂直方向上分成了多條鰭片，來增加其與溝道的接觸面積。

FinFET架構(gòu)與GAA架構(gòu)的區(qū)別，三星半導(dǎo)體代工論壇 

這條技術(shù)路線得到了業(yè)內(nèi)的廣泛認(rèn)可，但卻讓代工難度呈指數(shù)級上升。

因此，當(dāng)臺積電在開發(fā)3nm工藝制程時，并沒有急于改用GAAFET架構(gòu)，而是繼續(xù)選擇在FinFET結(jié)構(gòu)上縫縫補補。應(yīng)該說，臺積電的技術(shù)還是非常過硬的，從蘋果的A17芯片算起，過去兩年所有使用臺積電3nm工藝代工的芯片都沒有出現(xiàn)明顯的發(fā)熱或是高功耗的問題。

與此同時，由于FinFET工藝非常成熟，臺積電所有從事3nm代工的產(chǎn)線，其良率都能達(dá)到80%以上，甚至逼近90%。

相比于臺積電的保守，三星則選擇了“一步到位”，直接在3nm工藝節(jié)點上就改用GAAFET架構(gòu)。但由于開發(fā)難度過大且時間緊迫，其3nm試生產(chǎn)的良率不足20%，根本無法滿足量產(chǎn)需求。

這也直接導(dǎo)致了，臺積電幾乎包攬了全球的3nm芯片產(chǎn)能，其三季度財報顯示，臺積電期內(nèi)的營收達(dá)到235.04億美元，同比增長36.27%；凈利潤達(dá)到100.63億美元，同比增長50.18%。

在3nm工藝代工賺得盤滿缽滿后，臺積電在2nm工藝上的開發(fā)更加游刃有余。這也很好解釋了，為什么讓三星跌跟頭GAAFET架構(gòu)，臺積電在試生產(chǎn)時，甚至可以拿出優(yōu)于預(yù)期的表現(xiàn)。

02臺積電還有對手嗎？

按照臺積電此前公布的路線圖，在相同功耗下，采用N2工藝的芯片在性能上將比N3E（第二代3nm工藝）提升10%-15%。

雖然聽起來提升有限，但臺積電也提到過，在相同性能下，N2工藝的芯片將比N3E功耗降低25%-30%，這對于消費電子芯片廠商，尤其是SoC的設(shè)計廠商，吸引力無疑是巨大的。

不過，2nm工藝的代工價格大概率也會非常貴，而且是普通消費者都能感知到的貴。

根據(jù)中國臺灣媒體的預(yù)測，臺積電2nm單片晶圓的代工價格可能會高達(dá)3萬美元，相比之下，4nm工藝單片晶圓的價格為1.5萬美元，3nm工藝單片晶圓的價格為1.85萬美元。

這還沒有考慮到芯片設(shè)計廠商的研發(fā)及流片成本。過去在28nm時代，芯片研發(fā)費用大概是5000萬美元，推進(jìn)到16nm時則被提到到1億美元，再到5nm時，這項費用已經(jīng)達(dá)到5.5億美元。

預(yù)計2nm芯片的研發(fā)費用，可能高達(dá)數(shù)十億美元?？梢灶A(yù)見的是，這些成本終將轉(zhuǎn)移到消費者頭上。

2nm芯片的價格如此高昂，一方面是因為各個環(huán)節(jié)的成本都在上升，另一方面也是因為臺積電在芯片代工行業(yè)中，已經(jīng)形成了事實上的壟斷。

僅在今年，臺積電便兩次提高其代工費用，不僅是對3nm工藝制程，甚至早已成熟、成本理應(yīng)下降的5nm工藝制程的價格亦被提高4%-10%。

那么在進(jìn)入2nm工藝時代后，行業(yè)內(nèi)還有能掣肘臺積電的力量嗎？

三星電子方面，這家公司在3nm工藝制程上跌了個大跟頭后，立志要在2nm工藝制程上完成追趕。此前業(yè)內(nèi)就有傳聞稱，三星電子已經(jīng)有暫停3nm工藝開發(fā)，全力“All in”2nm工藝的打算。

考慮到其位于華城的S3產(chǎn)線，在還未正式量產(chǎn)3nm晶圓前，就開始計劃將設(shè)備升級為2nm工藝的配套設(shè)備，這種說法可能并非空穴來風(fēng)。

但按照三星電子的規(guī)劃，其2nm產(chǎn)能至少要到2027年才能量產(chǎn)。

另一邊的英特爾，雖然已經(jīng)完成18A工藝（等效2nm）的試生產(chǎn)工作，但被曝良率過低，且公司正處于動蕩期，量產(chǎn)時間也是遙遙無期。

以此來看，在2nm工藝制程的開發(fā)上，臺積電的競爭對手目前仍難以望其項背，而對于下游廠商來說，未來相當(dāng)長的一段時間內(nèi)，只能默默承受臺積電的加價。

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