根據(jù)計(jì)劃，臺(tái)積臺(tái)積電最新的電n度揭N2（2nm）制程將于明年下半年開(kāi)始量產(chǎn)，目前臺(tái)積電正在盡最大努力完善該技術(shù)，秘又以降低可變性和缺陷密度，塊晶從而提高良率。圓近

不久前，臺(tái)積一位臺(tái)積電員工最近對(duì)外透露，電n度揭該團(tuán)隊(duì)已成功將N2測(cè)試芯片的秘又良率提高了6%，為公司客戶“節(jié)省了數(shù)十億美元”。塊晶

根據(jù)最新的圓近爆料稱，臺(tái)積電N2目前的臺(tái)積良率已經(jīng)達(dá)到了60%。不過(guò)這些信息尚未得到進(jìn)一步證實(shí)。電n度揭

而在上周于美國(guó)舊金山舉行的秘又 IEEE 國(guó)際電子設(shè)備會(huì)議（IEDM）上，臺(tái)積電研發(fā)和先進(jìn)技術(shù)副總裁Geoffrey Yeap披露了有關(guān)其 N2制程工藝的塊晶更多細(xì)節(jié)。

據(jù)介紹，圓近N2制程在相同電壓下可以將功耗降低 24% 至 35%，或?qū)⑿阅芴岣?5%，晶體管密度比上一代 3nm 工藝高 1.15 倍。而這些指標(biāo)的提升主要得益于臺(tái)積電的新型全環(huán)繞柵極（GAA）納米片晶體管，以及 N2 NanoFlex 設(shè)計(jì)技術(shù)協(xié)同優(yōu)化和其他一些增強(qiáng)功能實(shí)現(xiàn)的。

其中，全環(huán)繞柵極納米片晶體管允許設(shè)計(jì)人員調(diào)整其通道寬度，以平衡性能和功率效率。

Geoffrey Yeap進(jìn)一步解釋稱，N2是臺(tái)積電“四年多的勞動(dòng)成果”，今天的 FinFET 晶體管的核心有一個(gè)垂直的硅片，而全環(huán)繞柵極納米片晶體管有一堆狹窄的硅帶。

這種差異不僅提供了對(duì)流經(jīng)器件的電流的更好控制，還允許工程師通過(guò)制造更寬或更窄的納米片來(lái)生產(chǎn)更多種類的器件。

FinFET只能通過(guò)乘以器件中的翅片數(shù)量來(lái)提供這種多樣性，例如具有一個(gè)、兩個(gè)或三個(gè)翅片的器件。

但全環(huán)繞柵極納米片為設(shè)計(jì)人員提供了介于兩者之間的漸變選擇，例如相當(dāng)于 1.5 個(gè)翅片或任何可能更適合特定邏輯電路的東西。

臺(tái)積電將該技術(shù)稱為 Nanoflex，允許在同一芯片上使用不同的納米片寬度構(gòu)建不同的邏輯單元。即由窄器件制成的邏輯單元可能構(gòu)成芯片上的通用邏輯，而那些具有更寬納米片、能夠驅(qū)動(dòng)更多電流和更快開(kāi)關(guān)的邏輯單元將構(gòu)成 CPU 內(nèi)核。

簡(jiǎn)單來(lái)說(shuō)，該技術(shù)使設(shè)計(jì)人員能夠開(kāi)發(fā)具有最小面積和更高功率效率的窄單元，或?yàn)閷?shí)現(xiàn)最佳性能而優(yōu)化的寬單元。

該技術(shù)還包括六個(gè)電壓閾值電平 （6Vt），范圍為 200mV，使用臺(tái)積電第三代基于偶極子的集成實(shí)現(xiàn)，同時(shí)具有 n 型和 p 型偶極子。

N2 制程在工藝和器件層面引入的創(chuàng)新不僅旨在通過(guò)細(xì)化片材厚度、結(jié)、摻雜劑活化和應(yīng)力工程來(lái)提高晶體管驅(qū)動(dòng)電流，還旨在降低有效電容 （Ceff） 以實(shí)現(xiàn)一流的能效。

總的來(lái)說(shuō)，這些改進(jìn)使 N 型和 P 型納米片晶體管的 I/CV 速度分別提高了約 70% 和 110%。

與 FinFET 晶體管架構(gòu)相比，N2的全環(huán)繞柵極納米片晶體管在 0.5V 至 0.6V 的低電源電壓范圍內(nèi)可提供明顯更好的每瓦性能，其中工藝和設(shè)備優(yōu)化將時(shí)鐘頻率提高了約 20%，并在 0.5V 工作時(shí)將待機(jī)功耗降低了約 75%。

此外，集成 N2 NanoFlex 和多閾值電壓 （multi-Vt） 選項(xiàng)，為高邏輯密度的節(jié)能處理器提供了額外的設(shè)計(jì)靈活性。

臺(tái)積電N2的晶體管架構(gòu)和 DTCO 優(yōu)勢(shì)直接影響 SRAM 可擴(kuò)展性，而近年來(lái)，前沿節(jié)點(diǎn)很難實(shí)現(xiàn)這一點(diǎn)。

借助 N2，臺(tái)積電成功實(shí)現(xiàn)了創(chuàng)紀(jì)錄的約 37.9Mb/mm2 的 2nm SRAM 密度。根據(jù)最新曝光的資料顯示，Intel 18A的SRAM密度約為31.8 Mb/mm2 ，顯然臺(tái)積電N2的SRAM密度更高。

同時(shí)也比N3制程提高了11%。而N3僅比自己的前代提高了6%。

除了創(chuàng)下創(chuàng)紀(jì)錄的 SRAM 密度外，臺(tái)積電N2還降低了其功耗。由于 GAA 納米片晶體管具有更嚴(yán)格的閾值電壓變化 （Vt-sigma），因此與基于 FinFET 的設(shè)計(jì)相比，N2 的大電流 （HC） 宏的最小工作電壓 （Vmin） 降低了約 20mV，高密度 （HD） 宏的最小工作電壓 （Vmin） 降低了 30-35mV。

這些改進(jìn)使 SRAM 讀寫功能穩(wěn)定到大約 0.4V，同時(shí)保持穩(wěn)健的良率和可靠性。

除了新的晶體管外，臺(tái)積電N2還采用了全新的無(wú)屏障的全鎢中間線 （MoL,middle-of-line）層、后端布線 （BEOL,back-end-of-line） 和遠(yuǎn) BEOL 布線，將電阻降低了 20% 并提高了性能效率。

N2 的 MoL 現(xiàn)在使用無(wú)障礙鎢絲，將垂直柵極接觸 （VG） 電阻降低了 55%，并將環(huán)形振蕩器的頻率提高了約 6.2%。

此外，第一個(gè)金屬層 （M1） 現(xiàn)在在一個(gè) EUV 曝光通道中創(chuàng)建，然后是一個(gè)蝕刻步驟 （1P1E），從而降低了復(fù)雜性，減少了掩模數(shù)量，并提高了整體工藝效率。

Yeap表示，優(yōu)化的 M1 采用新穎的 1P1E EUV 圖形，使標(biāo)準(zhǔn)電池電容降低了近 10%，并節(jié)省了多個(gè) EUV 掩模。“總之，N2 MoL 和 BEOL RC 降低了約超過(guò)20%，為節(jié)能計(jì)算做出了重大貢獻(xiàn)。”

此外，N2 用于 HPC 應(yīng)用的額外功能包括超高性能 MiM （SHP-MiM） 電容器，可提供約 200fF/mm2 的電容，這有助于通過(guò)減少瞬態(tài)電壓下降來(lái)實(shí)現(xiàn)更高的最大工作頻率 （Fmax）。

據(jù)臺(tái)積電稱，N2 技術(shù)具有具有平坦鈍化和 TSV 的新型 Cu RDL 選項(xiàng)，該選項(xiàng)針對(duì)面對(duì)面和面對(duì)面的 3D 堆疊進(jìn)行了優(yōu)化，SoIC 鍵合間距為 4.5 μm，這將成為 AI、HPC 甚至移動(dòng)設(shè)計(jì)的可用功能。

目前臺(tái)積電 N2 處于風(fēng)險(xiǎn)生產(chǎn)階段，并計(jì)劃于 2025 年下半年量產(chǎn)。

另一種被稱為 N2P 的工藝正在開(kāi)發(fā)中。N2P 是 N2 的增強(qiáng)版本，預(yù)計(jì)將帶來(lái)5%的性能提升，具有完全的 GDS 兼容性。預(yù)計(jì)將于 2025 年完成資格認(rèn)證階段，計(jì)劃于 2026 年量產(chǎn)。

對(duì)于客戶來(lái)說(shuō)，隨著臺(tái)積電N2的量產(chǎn)，屆時(shí)2nm晶圓的代工報(bào)價(jià)可能將達(dá)到2.5萬(wàn)-3萬(wàn)美元/片(約合人民幣14.6萬(wàn)-21.9萬(wàn)元)，遠(yuǎn)高于當(dāng)前3nm晶圓約2萬(wàn)美元/片的價(jià)格。

但是N2所能夠帶來(lái)的晶體管密度提升、性能提升或功耗降低則相對(duì)有限，再加上初期的良率問(wèn)題，這也意味著一片12英寸2nm晶圓所能夠切出來(lái)的可用的單顆芯片的成本將會(huì)大幅提升，顯然這將會(huì)抑制可能客戶對(duì)于2nm制程的采用。

預(yù)計(jì)初期能夠用得起臺(tái)積電2nm制程的客戶只有蘋果公司、NVIDIA、AMD、高通和聯(lián)發(fā)科等少數(shù)頭部客戶，但是從產(chǎn)品規(guī)劃來(lái)看，英偉達(dá)和AMD在2026年可能都將不會(huì)采用2nm制程，相對(duì)來(lái)說(shuō)蘋果、高通、聯(lián)發(fā)科則有可能會(huì)在2026年的旗艦芯片上采用。